2018/03/30 STA   Virtual Clock

1. What is virtual clock Virtual Clock: 没有定义时钟源的时钟 Real Clock: 定义了时钟源的时钟。 ......

2017/11/22 STA   Debug PrimeTime Crash Issue In A Restored Session

之前一直用的是2015版本的PrimeTime，最近项目中有path margin约束，需要更新到2016.12sp1版本的PrimeTime。使用该版本时，由于软件feature变化，一直碰到crash的问题，最近才终于发现根源。 ......

2017/11/08 STA   understanding ITF

后端设计中，我们需要知道每条net的RC值来计算timing，RC由process直接决定，不同的导体/绝缘体材料、金属宽度/厚度/间距、制造过程中的光刻/刻蚀/抛光等引起的工艺偏差、工作温度等因素都会导致RC变化。 Foundary会考虑制造过程中的种种因素，建立RC模型，来提供给后端；后端根据此模型，抽取计算得到整条net的RC，继而得出net timing。 Foundary提供的process RC有三种格式：itf，TLU+，nxtgrd；三者可以通过Starrc相互转换。 ......

2017/11/06 STA   understanding SPEF

SPEF(Standard Parasitic Exchange Format)是一种IEEE标准，包含着线上的寄生电阻、电容、电感等信息。SPEF是ASCII格式，可读的。PR后，要抽取spef，在STA工具里反标net上的RC，再配合db里std cell的RC，通过完整的RC才能计算得到准确的timing。 反标RC过程中，经常会出现warning、error等信息，这时我们就需要debug spef。所以，我们有必要了解SPEF的语法格式。 ......

2017/10/25 STA   NLDM vs. CCS

随着工艺节点下降，一些负面效应在advanced node下越来越明显，这些效应也使传统的NLDM model越来越不精确。Synopsys提出了Composite Current Source(CCS)，CCS是基于电流源模型，集timing/power/noise于一体，精确度更高，与SPICE的误差可以达到±2%。 ......

2017/10/02 STA   Clock Gating Check

Clock gating check是一种常见的时序检查，当gating signal控制clock signal时，其跳变必须满足时序要求以得到想要的gated clock。最常见的gating check发生在ICG cell上。ICG是常见的low power解决方案，通过在clock tree上插入ICG cell，来减少ICG后面clock buffer/register的不必要跳变，从而起到降低功耗的目的。其实，只要是多输入逻辑cell，只要满足两个条件，都需要做gating check。 ......